[讨论]vreilog中关于task的讨论！ task, vreilog, 讨论

Texas

在网上看到这么一个帖子,觉得不错,拿来大家讨论一下!共同进步!


最近在做设计的时候，在考虑对task的使用，也在论坛上看了一下相关的文章，希望就以下几个问题与大家讨论一下:
1、task在设计中该不该用？
    有人提出在RTL设计中不提倡task的使用，虽然说在verilog编码中不推荐片面追求代码的简洁和可读性，但是对于大规模的设计，还是应该在代码的复用性、可读性方面多加考虑（当然是在不对设计结果有严重影响的情况下）。个人认为还是应该有意识地有针对性地使用task。

2、task的如何调用？如何设置参数？
     task不能单独进行定义，只能在module内部进行定义（笔者在QTII5.0中测试得到的结果），其可定义输入输出接口，然后通过该接口传递参数，也可以直接使用所在模块的变量
3、综合器对task的实现方式？
    task既然可以多次调用，那么个人感觉可能是在调用的位置复制了一段相同的电路结构，应该不会是多个调用的地方共享同一个电路吧？这个问题笔者不甚了解，也想请高人指教。
以上问题，为笔者的一些想法，希望感兴趣的朋友和有经验的大侠能够对task的相关使用进行详细说明，将这个问题彻底搞通搞透，多谢多谢！