CPLD设计数字钟,

哪位达人能指点我怎么用CPLD设计一个数字钟啊,

谢谢,

急求

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禁止发言

2^#

stone133发表于 2006-3-23 12:19 | 只看该作者

把你输入的高频时钟做各种处理包括分频，占空比等等
不过cpld用来实现这个不如fpga,因为cpld的结构适合做组合逻辑，fpga做时序电路比较合适，否则资源上就有些浪费

美梦成真-->噩梦降临！

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3^#

zzchulufengmang发表于 2006-3-24 11:13 | 只看该作者

能否QQ具体指点啊,
我还有一些不明白的,
谢谢!
QQ16245078
版主加我

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woshizl发表于 2008-3-18 21:10 | 只看该作者

fdghhh

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用户发表于 2008-3-19 10:18 | 只看该作者

QUOTE:

以下是引用stone133在2006-3-23 12:19:00的发言：
把你输入的高频时钟做各种处理包括分频，占空比等等
不过cpld用来实现这个不如fpga,因为cpld的结构适合做组合逻辑，fpga做时序电路比较合适，否则资源上就有些浪费

没差别，现在altera的MAXII就是FPGA结构的CPLD

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