请教 数字鉴相器的设计 对锁相环有兴趣的看过来 数字鉴相器, 锁相环, 兴趣, 请教, 设计

ryh9808

1M的单音信号（IQ两路，实虚部），用32M的采样率来采，然后调制到70M中频，
再到5.8G射频发射出去
用另一个5.8G的射频来接收，由于两射频之间的频漂，故在收端基带作锁相环来锁定。

现在的够想是，要做在FPGA上在收端基带收到的信号与1M的单音进行混频（cordic算法），
之后的鉴相想不到好的方法，难道还要用cordic鉴相？？
此中，感觉没有设计到什么BPSK调制，
觉得很无所适从，
还请大家指点一二

zealzgr

这方面没做过。关注中！

hehe826

基带速率很低，抗频偏很难了，正在关注这方面。