[求助]请问:VHDL的after xxns能仿真吗??
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就是说,你用软件可以看到结果,但是在硬件里实现不了,软件知道100 ns是多少,硬件可不知道 |
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前两个问题没看懂
计数的精度就是时钟周期;
一个时钟周期加或者减一,到你指定的值后做相应的操作;
寄存器加一级就延时一个时钟周期; |
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需要外加晶振,cpld是不会自己产生这个基准的,但是作为你的程序来说,你需要一个确定的基准,所以必须加。
另:如果你计数很大的话,由于结构原因,在cpld中非常的耗资源,因为相对于fpga来说,cpld更适合于做组合逻辑电路,并不太适合做大的时序电路。 |
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时钟时编写不出来的;
如果你不想用时钟,那么你有规则的信号没有?也就是说你有能体现时间的信号没有?你必须有能解释"秒"这个概念的信号
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延时不复杂,你发的那个贴子说得很清楚了
"能用软件来产生一段脉冲么?"
软件和硬件没有时间概念,这个基准必须由设计者给他,这个东西就是时钟 |
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没有,这种程序叫硬件语言,它不是顺序执行的,是并发执行的 |
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据我所知没有其他方法;
在fpga/cpld的设计中,即使没有时钟,在你的pcb板上预留晶振的位置,会给你以后的升级再开发留有很大余地,而且相应的工作量和成本很低。 |
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