[求助]小弟新手，请教各位高手有关CPLD 下载的问题 CPLD, 新手, 小弟, 高手, 下载

fido_zhou

小弟新手，请教各位高手有关CPLD 下载的问题～！

小弟使用的室MAX 7000S的EPM7128SLC84－7的芯片，前两天烧片子还算正常，可是昨天出现以下信息：Error: JTAG ID code specified in JEDEC STAPL Format File does not match any valid JTAG ID codes for device

不晓得是不是芯片坏了还是什么，一头雾水，哪位高手指点一下

 

fido_zhou

因为单位条件有限，开发套件就是ALTERA的学生用套件，平时做试验都是将信号用导线引出的，难免会针脚碰到

angnmebmb

请教楼主 你用的板子上EPM7128SLC84－7的非使用引脚是怎么解决的,是接地还是拉倒vcc，
或是内部编程接到vcc？
我的EPM7128SLC84-15也是如此，非常热，找不到原因

stone133

MAX 7000S有一定的编程次数,是不是次数到了,你那个是plcc封装的吧?换个片子看看

anotherchen

 

非使用的引脚，你在pcb上接也可以，不接也可以。stone斑竹说不给他分配就可以，软件自动处理

 

但我又想问问斑竹，假设我有4路输出，，每一路分别用一个引脚作输出，这4路会同时影响最终的结果。那么，，现在我如果只需要3路输出可以了，即有一路不用了。

这情况下，也是不给他分配就可以吗？没用到的这路会被怎样处理呢？

它会干扰到最终结果么？（假设这路有信号输出就会影响结果）

[此贴子已经被作者于2006-5-16 9:22:11编辑过]

stone133

1.我的意思是:只要你在程序里面定义了输入输出,在编译的时候软件就会给你分配管脚
2."这情况下，也是不给他分配就可以吗？没用到的这路会被怎样处理呢？"
如果这路被定以为一个输出信号,那么软件会随机给他分配一个管脚(你可以修改)
3."它会干扰到最终结果么？（假设这路有信号输出就会影响结果）"
他会干扰,因为这个信号是一直存在的,你思想上不用他了,但是软件不知道,这个信号仍然存在,你只有在程序里屏蔽了这个信号才可以

anotherchen

比如说：
这路输出为output fd；
现在不需要用到了，
在程序中将所有的fd都删掉，
那么在编译时就不会分配管脚，
这样这一路就不会影响结果了吧
是这样吧

stone133

如果这个信号输出才影响，那么内部不用所有的部分都去掉，只要在顶层输入输出定义那里去掉就可以了

anotherchen

哦～～～～原理如此