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» FPGA/CPLD可编程逻辑 » 请问网表和HDL文件是不是在一个工程中不能混用的？

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请问网表和HDL文件是不是在一个工程中不能混用的？

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maomaozjing发表于 2006-6-14 15:14 | 只看该作者

请问网表和HDL文件是不是在一个工程中不能混用的？

HDL, 工程, 混用, 文件

请问网表和HDL文件是不是在一个工程中不能混用的？

工程中顶层下有的元件是以网表形式给出的，综合的时候报错说该module没有定义，请问是不是这样的做法不支持呢？

我用的是ISE

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stone133发表于 2006-6-14 15:38 | 只看该作者

顶层下有的元件是以网表形式给出的？这些元件是你自己做的？顶层文件是HDL吗？

美梦成真-->噩梦降临！

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maomaozjing发表于 2006-6-15 16:57 | 只看该作者

顶层是HDL
网表的元件是别人的

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stone133发表于 2006-6-16 09:38 | 只看该作者

没这样用过，不过既然工程都承认了这样的层次了，应该能用；
请用过的大侠指点一下

美梦成真-->噩梦降临！

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