我是新手，学着用Verilog写一个程序，但是仿真中有问题，首先是跳出来很多Warning。
比如：
Warning: Found glitch at time 130.0 ns of duration 10.0 ns on node "|usbtocpld|clk"
Warning: Found glitch at time 130.73 ns of duration 10.0 ns on node "|usbtocpld|clk"
Warning: Found glitch at time 132.54 ns of duration 20.0 ns on node "|usbtocpld|tim
最后还有三个错误：
Error: Logic level 0000000010100000 does not match expected logic level 0000000000000000 for node "out" at time 100.0 ns
Error: Logic level 00000000X0XXXXXX does not match expected logic level 0000000000000000 for node "out" at time 200.0 ns
Error: Logic level 00000000X0XXXXXX does not match expected logic level 0000000000000000 for node "out" at time 245.0 ns
高手能帮我解答一下吗？
还有一个关于Verilog的问题，比如用cpld去初始化其他芯片，可以这么实现吗？
initial
begin
#time read=1;
wrn=1;
#time a0n=1;
datan='hd0;
#time a0n=0;
datan='h80;
#time a0n=1;
datan='hd8;
#time a0n=0;
datan='h01;
#time a0n=1;
datan='hf3;
#time a0n=0;
datan='h08;
#time datan='h0b;
wrn=0;
read=0;
end
怎么确定延迟 #time的时间啊？是用一个clk周期的时间吗？
版主救我....................
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