stone133

1。顶层给四个ROM核的address_in都对应上address_out就可以了，一个输出是可以赋值给多个输入的，就像你写的那样；
2。decode_out[3]，decode_out[2]，decode_out[1]，decode_out[0]可以拿出来单独使用；
3。和2一样，32位可以拆开使用；
4。需要注意的是，顶层作为管理模块，需要定义一些中间变量（wire），用他们来作为各个模块的连接通道，另外拆开使用的时候要做到位宽的一致；

stone133

我的意思是：
顶层调用译码模的时候，在顶层定义一个wire[3：0] data_temp信号，并且如下写译码模块的调用：
twofyima TWO (
.datain(data_out[1:0]),---data_out和dataout不是一个信号吧？
.dataout(dataout_temp)
);
在给rom模块en赋值的时候使用data_temp[0],data_temp[1],data_temp[2],data_temp[3];
例如：
my_rom rom(
.
.
.en(data_temp[0]),
.
)

sinrom就是你的rom核？在左边的项目管理栏中，顶层文件和.xco的关系正常吗？

stone133

一般来说综合软件会自动分析你各个信号的扇出，他会把扇出最大的信号分配成全局信号，但是该信号并没有与全局资源相联接，就会出错，解决方法：
1。verilog:如下定义你不想让他作为全局信号使用的信号：
input clk /* synthesis syn_noclockbuf=1 */;
2。vhdl:在你的设计文件中加入：
attribute syn_noclock:boolean;
attribute syn_noclock of clk :signal is true;
3。另外这个也可以打开SyplifyPro，它里面也可以设置这个，作用完全一样；

stone133

这个文件最好别改动，这个文件里面都是一些底层的东西以及你生成ip核时配置的一些参数；
既然顶层是原理图有限制，lz干吗不建一个hdl的顶层呢，把你原来的顶层降低为次顶层，这样的工作量非常小；

stone133

不好意思，“次顶级”是我起的一个名字，我的意思是让这个原理图的顶层文件退居二线，用hdl在作顶层；
其实你并不一定要替换掉所有原理图，ise支持各种方式的混用；