第一段是给stone看的，就是我以前不能综合的原因找到了，那就是DLL没有用好，具体地说就是调用CLKDLL后在输入端要加IBUFG，而不是IBUF，害得我好惨！呵呵。
下面，如果stone和各位高手有空，帮忙解答一下：
我综合后，用modelsim仿真我的整个系统，这个系统内有.v文件、.xco文件，这些.xco文件是一些ROM核。我的行为仿真（behavial model）出来的结果，由两部分，一部分是ROM内的值，第二部分是我单片机通过SPI进入FPGA然后又并行出来的8位值，这两部分全部为零。
而我用第二级仿真（在ISE中调用translate model）时，第一部分结果正确，但是第二部分还是始终为零。
我说说第二部分的情况，第二部分的这些值是通过单片机进入FPGA的32位值中的8位，具体位置为2~9，这个32位值从IO串行进来进入移位寄存器，32个时钟后在进入32位D触发器，这个触发器分成几部分给FPGA的各个模块使用，前面说的那8位就直接通过一个8位锁存器送到外部。这个锁存器的时钟由D触发器的D[31]给出（因为它没有被其他模块使用），我仿真的时候令他为1，这样就能使那8位数据传到输出端进而到IO，但是这样却始终为零，我不知道什么原因？
不知道说清楚没有，很痛苦！各个模块作出来很久了，就是仿真综合这块麻烦！各个帮帮忙！特别是stone，你就好人做到底吧，呵呵。
另外一句，我的这些模块只能在XST中综合，在Syplify底下始终不认我的这些IP核，我照着stone的指导加了一些综合指令，还是不行，郁闷！ | 
