[求助]问一个verilog 延时的问题,有知道的请给我指点一下,很感激! verilog, 延时, 感激, 指点, 求助

lylyly

input pulse;//输入引脚是个方波

我想将该输入方波延迟很短的时间得到信号叫pulse_delay,然后将pulse和pulsedelay异或，这样的目的是可以将pulse的上升沿和下降沿变成两个上升沿了。

我现在的问题是怎么能得到延迟脉冲啊；

module delay(pulse)

input pulse;

reg pulse_delay;

 

always         //希望将pulse延迟得到pulse_delay,这段程序应该怎么改 啊

begin

#100 pulse_delay=pulse;

end

 

always  //将pulse和pulse-delay异或

begin

……………………

end

anotherchen

#100也是不能综合的
利用时钟信号，然后+1计数可以实现延时

lylyly

谢谢,我试试

lylyly

好象还是不能实现我的要求啊

alon2005

中间加个计数器 应该可以了

anotherchen

为什么不能实现呢？

davidloved

试一下
pulse_delay=＃100 pulse；

bemoon

楼上的同学，所有的＃XXX 延时都是无法综合成电路的，只能用在测试中。

stone133

1。楼上说的没错，用#xxx得不到你想要的结果；
2。不过你的思路是可以实现的，你所作的是一个微分电路，用的比较广泛；
3。你现在唯一要做的就是提供一个频率更高的信号，用它来处理pulse（只要打一级寄存就可以）

kidhz3592

zzzzzzzzzzzzzzzzzzzzz

straw

用个延时器件就可以了,不要综合掉