菜鸟再求教：quartus ii时序仿真的问题 时序, quartus, 菜鸟, 仿真, 求教

Chill11

   用quartus ii做full compilation时，没有添加任何的时序约束，但全编译后的timing analysis的th为负值，查找原因可能是Data Delay比Clock Delay小，根据公式th=Data Delay-Clock Delay，使得th为负值，从而造成仿真没有结果。

   若是这样的原因，则另一个模块的th也为负，仿真也不应该有结果，但事实相反，不知这又怎么解释呢？两者的区别只是前一个的th负值更小些（绝对值更大）， 

   TH为负的情况能否通过添加时序约束使之为正呢？还是必须修改源代码来改正呢？请大侠们指点，谢谢！

Chill11

查找原因可能是Data Delay比Clock Delay大，根据公式th=Clock Delay - Data Delay，使得th为负值，从而造成仿真没有结果。
th为负的情况能否通过添加时序约束使之为正呢？也就是说通过添加约束使布局布线后的Clock Delay比Data Delay大，从而使th为正。
若添加约束不行，是不是就是说必须修改源代码才能使Clock Delay比Data Delay大呢？请大侠们指点，谢谢！

waterlily

可以在setting里设置th约束，对不满足的路径进行约束。
你用的是全局时钟吗？如果是门控时钟也会出现th不满足的warning.如果是这样你在fitter setting 里把optimize hold timing 改为 all paths.