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[求助]新手求助各位大侠!

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luihooyin发表于 2006-9-21 14:13 | 只看该作者

[求助]新手求助各位大侠!

新手, 大侠, 求助
偶的程序逻辑上没有错，编译综合也通过了 ，可为什么仿真的时候其中有个端口就是没有输出阿？
偶的一位同学说可能是时序上有问题，这种情况下应该咋办?偶刚刚开始学verilog，拜托各位大虾 ！
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stone133发表于 2006-9-21 17:42 | 只看该作者
看看你的仿真文件中信号的初始值有没有写？如果不写，有可能造成这种现象
美梦成真-->噩梦降临！
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