我想在fpga上显示一个数，帮忙看看verilog代码哪里有问题？ always

sggpy

我想在fpga上显示一个数，帮忙看看verilog代码哪里有问题？

是通过74hc164来显示一个数，比如说显示1。求大家帮忙看看代码有什么问题？

        input clk;
        output [7:0]data;
        reg[7:0]data;
        reg[7:0]shiftdata;
               
        parameter mydata = 8'h06;
        always @(posedge clk)
       
                begin
               
                        if(shiftdata == 0)
                       
                                shiftdata = mydata;
               
                        else
                       
                                data <= shiftdata[7];
               
                                shiftdata <= shiftdata<<1;
                       
                end