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整个verilog中是以module为编写基本单元的，module不宜过大，目标是实现一些基本功能即可，module的层次不宜太深，一般3－5层即可，给module划分层次原则：实现最基本功能的为底层module，然后中层是调用这些基本module，实现大的功能，最高层是系统级模块，统筹各大块之间端口连接，时序关系等。
在module内部编写中，最基本块是initial，always，以及assign块（此外还有一些UDP原语，在行为级暂且不谈），其他语句都要包含在这些块里面。这其中，initial块是不可综合语句，可以用来编写testbench，这里面的内容在程序运行时只执行一次；assign语句是在不用寄存器的情况下直接编写组合逻辑；always块是最常用的块，其语法格式是always @(*)；其中括号里称为敏感列表，即对于组合逻辑而言，必须是所实现逻辑的所有输入变量，意思是当组合逻辑的每一个变量发生变化，结果立刻发生变化（这与实际情况一致，对于任何组合逻辑，输入变化，输出立刻变化）。对于时序逻辑，常为always@(posedge/negedge clk),指在时钟上升沿/下降沿到来时，输出才根据那一时刻的输入来决定输出结果。
编程思想：
这一部分是我的心得体会，一般讲verilog的书肯定不会讲这个，因为这部分感觉的东西比较多，完全靠理解应用，没什么固定模式，呵呵，玄了点。不废话了，开始切入正题。Verilog归根到底还是编程，同时它是对电路的编程，所以就可以利用这两个特点，充分利用高级语言编程（例如C）的思想和数字电路的知识，就会很大程度上帮助你。首先牢记，编写verilog依据的是时间轴，根据时间顺序确定各种信号何时进入你的电路，可以在编写时先把几个主流信号（即贯穿于整个系统的信号，比如数据流信号）用always写出来，这些信号就是你的基准，其他控制信号根据所处的位置在介入这些主流信号，分别用 always模块写入。这样，这种时间轴顺序跟C的编程思想就一致，在编写这种顺序性信号时，带着C的思想，基本就容易的多。同时，verilog有个很重要的电路特点，就是在每一时刻，同时会有多个电路有信号（即在运行），这样就必须从传统的顺序语言中跳出来（跳出C的思想），然后进入数字电路的思想，即你的编程要时刻跟实际电路模型联系到一起，比如A<=B,C<=A,即可以想象成两个D触发器，其中C的输入就是A的输出，这样当时钟沿到来时，两个D触发器同时运行，B的值就给了A，而A的输出就给了C，不考虑电路延时，就可以认为二者在时间轴的同一时刻运行成功，A在此时刻的值为B，C 在此时刻的值就是A前一时刻的值。这里只是举了简单的例子，但是时间轴的思路、高级语言编程思想和数字电路模型化思想以及这几个思想的转换对于编程来说帮助很大，帮你在编程时头脑时刻冷静，即使有很多信号，也会让你从全局把握整个电路，避免头脑一团糟。
关于复用：
复用对于硬件设计来说，尤为重要，在实现功能的前提下，电路比的就是主频和资源，而资源的减少思路就是复用。比如多次调用一个子函数A，如果直接写，在结构上就是这个子函数电路块A的复制，电路完成后就会看到你调用了几次A函数，你的结构中就有几个一模一样的A电路，当你的A电路本身资源很大，而且你调用的次数很多时，就很少有FPGA能装的下了。这当然跟我们的思想不符，我们只是想让整个电路中只有一块电路A，只不过把A电路在不同时刻用了几次而已，这时就要用到电路复用的思想。电路复用并不神秘，简单来讲，就是把控制端放在A电路两边，用计数器之类的东西，控制在时间轴的不同时刻把值写入A和从A输出端读取值。补充一点，对于电路的同步，计数器是一个很好的东西，因为本身计数器资源并不很大，用它来对于相差多个周期的信号进行同步，非常实用。但是，当信号相差的时间过于大，计数器的计数规模就变的不可接受，这时就要用到状态机划分状态的方法进行同步了。有了同步，复用就变得简单的多。
关于task：
这是前段时间论坛里讨论比较热的东西。语法上说，task是比always低个等级，即task必须在always里面调用，task本身可以调用 task，但不能调用module(module的调用是与always,initial,assign语句并列的，所以在这些语句中均不能直接调用 module，只能采用给module端口送值的方法达到调用的目的)。Task有什么用呢，个人觉得，用task来封装大的逻辑语句不错，使代码显得简单明了，这个对于testbench尤为有用，但在实际电路中用处不大，因为顺序调用task对于电路来说就是电路块的复制，顺序多次调用就是多次复制电路，资源会成倍增加，不能达到电路复用的目的，同时用task封装的纯逻辑代码会使得电路的周期变大，主频降低，不利于为了提高主频而采用的大逻辑切分的方法！ |
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