请教CDLD的时钟频率问题 时钟, CDLD, 频率, 请教

baotangsong

我是一名新手,正在学习CPLD EPM7128S实验板.现在遇到一个问题:实验板上接了个11.0592M的晶振,但发现板子工作的时候I/O口候频率很低.我没看懂原理图,请问怎么才能把这块板子的频率提高上去呢?如果用DSP的CLK信号能接在这块板子上吗?怎么接呀?谢谢了!急呀!

stone133

如果需要更高的时钟再接，如果不需要就别接了，追求过高的时钟并没有什么好处。

7128资源有限，如果是做的时序电路，那资源消耗的更大，11.0592M还不够？

如果你想接，可以用任何时钟接过来，需要注意的是电平要匹配，最好接在7128的gclk上，如果不这样，综合的时候可能会出错。