verilog hdl 的延时问题 hdl, verilog, 延时

encaon

编程语言见下（在quartus 下编译）：

module delay(aa,bb);

input aa;
output bb;

assign #10 bb=aa;

endmodule

但是仿真结果和下载后用示波器测量没有延时，还想问一下，单位延时中的单位是什末啊

shaowenjunswj

在模块声明之前定义单位和精度

chsuchayen

[em11]