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如何对分频后的时钟施加约束？（不用DCM）

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braveboys发表于 2006-6-15 18:54 | 只看该作者

如何对分频后的时钟施加约束？（不用DCM）

DCM, 时钟, 分频

如何对分频后的时钟施加约束？（不用DCM）

需要对一个50M的时钟进行1024次分频，使用了两个SRL实现，分频后的信号需要给比较多的逻辑提供时钟，不知道需要对该路径施加什么样的约束。请指点。

另：如果要是只给一两个寄存器提供时钟，那约束是否需要改变？是不是也不用bufg就可以了

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stone133发表于 2006-6-16 08:49 | 只看该作者
约束了最初的时钟，后面的就不用约束了；
一两个寄存器的时钟用不着加bufg;
美梦成真-->噩梦降临！
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braveboys发表于 2006-6-16 14:13 | 只看该作者
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